저널커버디자인 / Nanoscale / Volume 18, Issue 32

https://pubs.rsc.org/nr/issue/18/32

Nanoscale에서 backcover로 선정이 되었습니다.

Abstract

백엔드(BEOL) 호환 저열 예산 공정을 통한 층상형 2D-SnS2 트랜지스터 통합의 확장 가능한 배치형 합성

이차원(2D) 반도체는 대면적 합성 및 소자 통합 분야의 급격한 진전과 함께 차세대 전자기기를 위한 소재로 광범위하게 연구되어 왔다. 그러나 이러한 발전들을 실제 반도체 공정으로 연결하기 위해서는 배치(batch) 수준의 균일성과 웨이퍼 간 재현성이 요구되며, 이는 백엔드(BEOL) 통합과 호환되는 저열 예산 하에서 이루어져야 하지만 아직 충분히 해결되지 않았다. 본 연구에서는 350 °C에서 층상형 2D-SnS2의 BEOL 호환 배치형 합성 및 그 확장 가능한 트랜지스터 통합을 시연한다. 황화 기반 저온 변환 기술을 통해 약 2.3 eV의 밴드갭과 약 5.9 eV의 높은 일함수를 갖는 2H 적층 다층 SnS2를 얻었다. 라만 분광법과 원자 힘 현미경(AFM)을 통해 웨이퍼 및 배치 수준의 균일성을 체계적으로 평가한 결과, 4인치 전체 웨이퍼(400개 측정 지점) 및 동일 런으로 처리된 여러 웨이퍼 전반에 걸쳐 조밀하게 분포된 $A_{1g}$ 피크 위치와 최소한의 두께 편차가 확인되었다. 10개의 웨이퍼에 걸쳐 제작된 200개의 트랜지스터에 대한 통계적 분석 결과, 배치 평균 온/오프 전류비 $(2.95 \pm 0.94) \times 10^5$, 문턱 전압 $5.22 \pm 0.64\text{ V}$, 외셔닉 전계 효과 이동도 $0.0367 \pm 0.0045\text{ cm}^2\text{ V}^{-1}\text{ s}^{-1}$ 등 조밀하게 분포된 스위칭 특성이 나타났다. 본 연구는 2D 반도체의 BEOL 호환 저열 예산 배치 공정 및 트랜지스터 통합을 향한 실용적인 경로를 제공한다.